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招贤纳士
职位名称
专业要求
招聘人数
学历
大模型推理框架（应用或架构）工程师
计算机、电子工程、数学等相关专业硕士或博士学历
1人
硕士或博士学历
核心架构设计：负责分析大语言模型、多模态模型的数据流与计算流，主导模型切分、并行策略、通信优化及调度策略等关键架构方案 。
引擎深度优化：基于 vLLM、SGLang 等前沿项目，主导实现 PD 分离、异构硬件（CPU/GPU/NPU）高效协同，并确立端到端精度无损与性能达标 。
显存与算力调优：设计并实现高性能 Virtual Block 管理（Virtual KV Cache 管理）、算子融合及高效的动态批处理（Continuous Batching）机制 。
分布式方案落地：针对超大规模集群，构建涵盖 TP（张量并行）、DP（数据并行）、PP（流水线并行） 及混合并行的最优拆分手段，优化集群通信（NCCL/RDMA）调优 。
异构加速计算：探索池化的跨异构加速计算方法，协同硬件团队定义指令集或优化 Runtime 驱动，实现软硬一体的深度适配 。
技术前瞻与决策：追踪推测解码（Speculative Decoding）、量化推理（INT8/FP8/W4A16）等前沿技术，为公司资源采购与技术选型提供核心决策依据 。
年限：架构师 5年，高级工程师3年
行业背景：
具有 5 年以上 AI 系统或高性能计算开发经验，至少 2 年专注于 LLM 推理优化 。
优先考虑：曾在腾讯、阿里、字节等互联网大厂负责底层异构加速计算，或在主流 GPU/NPU 芯片公司担任软件架构负责人。
核心技能：
精通 vLLM、SGLang、DeepSpeed、Megatron 等至少一种主流框架的底层源码与核心机制 。
深刻理解计算机体系结构，对 GPU/NPU 的内存层次（HBM/SRAM）、执行单元及并行编程（CUDA/Triton/CANN）有深入研究 。
熟练掌握大规模分布式训练/推理中的精度调试、性能剖析（Nsight Systems, PyTorch Profiler）及存储占用调优 。
综合素质：具备出色的技术前瞻性、跨团队协作能力及系统级问题解决能力，能够带领团队在极限资源下交付 SOTA 性能 。
加分项
在 vLLM、SGLang、MLIR、TVM 等知名开源社区有核心代码贡献（Maintainer/Committer）。
有超大规模（百卡/千卡以上）异构算力集群推理方案的实际落地经验 。
前端设计工程师（SOC集成方向）
计算机体系架构，微电子，电子，通信或其他弱电相关专业背景，硕士及以上相关专业学历，专家8年以上芯片设计经验，资浅3年以上芯片设计经验
1人
硕士及以上学历
深度参与大模型AI芯片的架构和设计实现，与算法、软件、工具链、GPGPU核团队一起进行软硬件协同设计，参与大模型AI芯片的原始需求和规格的定义与分析，完成SOC详细设计规格，制定设计方案和开发计划；
负责芯片设计工作，包括模块/子系统的微架构定义，SOC系统数据流分析和梳理，RTL开发和集成，时钟复位设计，低功耗设计，总线互联设计，SDC，UPF，SOC集成和综合实现等；
负责模块/子系统的性能、时序、功耗、面积评估和优化；
深度参与SOC模块级和系统级验证；
深度参与芯片后端迭代，进行性能分析、功耗分析等；
深度参与芯片验证、后仿、底层软件开发联调以及芯片回片测试和量产导入等相关工作；
有完整的SoC设计开发流程及成功流片经验，尤其是有先进工艺下大算力芯片成功量产的经验；
熟悉CHI，AXI4/5，AHB，APB，ACE等总线协议和Cache一致性；
熟悉对性能、时序、功耗、面积等设计关键指标的分析和优化；
熟练掌握Lint，CDC，Synthesis，STA和LowPower等流程及其工具的使用；
熟悉计算机体系结构和主要处理器(CPU/GPU), 总线协议, 片上互联，内存标准, 高速IO, 功耗管理, 安全管理, 虚拟化等经验者优先，有HBM/DDR/PCIe/Ethernet/UCIe协议及有相关集成设计经验者尤佳；
积极主动，善于思考和规划，能够主动承担责任，有良好的团队合作意识和沟通能力。
前端设计工程师（PCIE设计方向）
计算机体系架构，微电子，电子，通信或其他弱电相关专业背景，硕士及以上相关专业学历，专家8年以上芯片设计经验，资浅3年以上芯片设计经验
1人
硕士及以上学历
熟悉PCIE gen4/gen5、CXL2/3 、UCIE协议。
熟悉PCIE或者UCIE控制器和PHY集成开发流程。
熟悉Serdes控制器各个分层模块（PL，DL，TL）的设计原理和功能。
有丰富的硅后调试经验，参与过至少一次完整的从设计到硅后调试的过程。
与SOC以及IP团队合作，确保设计与整体系统架构的兼容性。
编写设计文档和技术报告，记录设计决策和优化过程。
配合上下游完成芯片验证、后端迭代、底软调试、回片测试等工作
有完整的SoC设计开发流程及成功流片经验，尤其是有先进工艺下大算力芯片成功量产的经验；
参与过以下一个或多个方向的SoC设计工作，系统总线及NoC、NPU/GPGPU或RISC-V CPU、PCIe/Ethernet/UCIe/MIPI等高速接口
精通Verilog或VHDL等硬件描述语言
良好的问题解决能力和团队合作精神
前端设计工程师（NPU设计方向）
精通GPU微架构：SIMT执行、分支与屏蔽机制、内存一致性与缓存层级、原子与同步原语
2人
硕士及以上学历
负责核心微架构设计：前端发射、SIMT调度、张量运算管线、寄存器与共享存储、L2与一致性、存储接口与并发能力。
负责 NPU 处理器 IP 的设计开发，包括编写设计文档和 RTL开发
面向推理与训练两类瓶颈优化：
推理小batch与短序列：降低调度与同步开销，提升KV访问合并与缓存命中
训练与长上下文：提升存储带宽利用率与预取效率，降低访存停顿
定义可观测性能力：硬件计数器、事件时间线、带宽与占用率统计接口，为性能分析与调优提供依据。
输出微架构设计规格与约束：时序目标、面积与功耗预算、关键单元PPA权衡建议。
SoC级IP 集成、配合验证人员完成验证以及 FPGA的调试工作
熟悉RTL实现与验证协作方式：可实现性评估、接口定义、可测性与可调试性设计。
电子/微电子/计算机等专业硕士以上学位，专家8年以上芯片设计经验，资浅3年以上芯片设计经验
加分项
具备张量内核或矩阵阵列微架构经验，理解FP8及更低比特路径的缩放与累加策略。
熟悉多芯片互联域的拓扑与规约算法，以及硬件加速点的设计空间。
交付物与验收口径
微架构规格文档：关键数据通路、资源约束、调度模型、计数器与调试接口定义。
关键算子目标与达成路径：GEMM、Attention、MoE三类代表性形状的效率目标与实现策略。
性能签核报告：与建模和仿真结果一致的端到端收益说明与风险项清单。
多款以上量产 GPGPU/NPU IP 核主导设计经历（16nm 及以下节点）；
精通 Compute Cluster 设计，熟悉 SIMT/Vector/Tensor 混合计算架构。
前端设计工程师（NOC总线设计方向）
计算机和微电子、集成电路等相关专业硕士及以上学历，专家8年以上芯片设计经验，资浅3年以上芯片设计经验
1人
硕士及以上学历
参与NoC系统(一致性NoC及非一致性NoC)需求分析及Spec定义
负责NoC系统微架构定义及设计方案，并完成RTL交付，完成Lint/CDC等质量检查
负责NoC系统PPA及时序分析和优化
配合上下游完成芯片验证、后端迭代、底软调试、回片测试等工作
计算机和微电子、集成电路等相关专业硕士及以上学历，专家8年以上芯片设计经验，资浅3年以上芯片设计经验
熟悉RISC-V体系结构，熟悉AMBA总线及常见NoC IP Spec
参与过SoC AMBA总线、一致性NoC、非一致性NoC中的一项或多项设计工作
熟悉SoC芯片设计流程，并有参与流片的经验
熟练掌握Lint、CDC、RDC、SDC、UPF等流程及工具使用
具有复杂大芯片设计经验者优先，具有手机或车载等边缘/端侧芯片设计经验者优先
良好的口头和书面表达能力，包括英文读写能力，良好的沟通能力，团队合作意识强
前端设计工程师（Memory集成方向）
电子/计算机/通信等相关专业，本科以上学历。 专家8年以上芯片设计经验，资浅3年以上芯片设计经验，memory领域经验加分
1人
本科及以上学历
熟悉内存协议，包括HBM/LPDDR/GDDR/3D memory; 拥有HBM/LPDDR/GDDR集成、bring up经验；
熟悉SoC全流程设计；
熟悉芯片封装技术；
负责SOC中存储子系统或TOP的方案设计和集成交付，开发关联IP，
并负责子系统的PPA评估及优化；
对验证有充分理解，同验证紧密合作，保证交付质量和精度。
深度支持EDA/SV验证，实现/DFT/后端网表调优，以及回片测试，护航芯片的全生命周期；
熟悉芯片设计流程，有流片经验，参与过物理实现工作。
具备DDR/HBM/LPDDR等相关经验优先，有自主开发DDR 控制器经验优先。
具有以下一个或多个领域的设计经验：数据一致性协议，数据稳定性，复杂协议处理；
参与过内存性能分析及测试是一个加分项；
具备良好的沟通及协同工作能力；
前端设计工程师（SOC系统控制方向）
精通Verilog、SystemVerilog等语言，有mcu直接设计经验为佳；参与设计的芯片必须有过量产
1人
本科及以上学历
参与SCP子系统架构的制定，并撰写设计文档；
负责模块级RTL设计和验证；
负责数字设计中的Lint，综合和形式验证等基本流程，并配合流程工程师做好相关设计的时序收敛工作；
参与FPGA平台验证和芯片功能测试；
配合后端部门、产品测试部门完成流片和量产等工作
精通RISC-V 或者ARM Contex-M0或者M3等相关MCU核和外设
熟练掌握主流仿真工具；精通综合/形式验证/语法检查等主流EDA工具中的一种或几种，熟悉Perl、Tcl、Python中至少一种脚本语言；
具备良好的沟通协调能力和团队合作精神，有较强的责任心和进取心，具有很强的独立工作能力及动手能力；
本科以上学历，硕士优先，微电子、通信等电子相关专业：资深需要8年以上，资浅需要3年及以上芯片设计相关工作经验；
熟悉SoC Pad、Clock/Reset、Boot-up、Debug等方面的设计；熟悉AXI等总线标准，有CPU/Fabric等IP配置方面的经验；
熟悉SOC low-pwer设计，熟悉芯片电源方案、Sequence、UPF等方面的优先，熟悉CPU体系结构
前端设计工程师（以太网子系统）
微电子、电子工程、通信工程、计算机相关专业，本科及以上学历，硕士优先。资深需要8年以上，资浅需要3年及以上芯片设计相关工作经验
1人
本科及以上学历
负责SoC芯片中以太网子系统（MAC/PHY/PCS/PMA/SerDes等）架构设计、IP选型评估、第三方/自研IP配置与集成，编写IP集成规范。
编写以太网子系统顶层RTL代码，完成IP实例化、信号连接、时钟/复位架构设计，处理跨时钟域（CDC）问题，遵循公司编码规范。
负责以太网子系统时序约束（SDC）编写、逻辑综合与静态时序分析 ，优化时序与功耗，确保PPA达标，解决时序违例问题。
配合DFT团队完成以太网子系统可测性设计（扫描链、BIST），协助验证团队开展仿真、FPGA原型验证，定位调试设计缺陷。
参与芯片流片后验证、量产测试，解决以太网相关良率问题，支持客户应用集成，提供技术指导。
编写并维护相关技术文档，包括子系统设计文档、IP集成手册、测试报告、用户指南等，沉淀技术经验。
有以太网IP集成、SoC设计经验者优先，有成功流片经验者加分。
具备良好的跨团队协作能力、问题排查能力和技术文档编写能力，责任心强，能高效推进项目。
精通IEEE 802.3以太网标准（100M/1G/10G/25G及以上），熟悉MAC/PHY/PCS/PMA协议，了解以太网高级特性（VLAN、QoS、PTP等），掌握TCP/IP协议基础。
精通Verilog HDL，熟悉SystemVerilog，掌握数字电路设计、时钟/复位/电源管理设计，能独立完成以太网子系统IP集成与顶层开发，处理CDC、时序优化问题。
熟练使用EDA工具（DC、PT、SpyGlass、VCS、Verdi等），精通Tcl脚本，熟练使用Python/Perl编写自动化脚本，熟悉Git/SVN版本控制。
其他：了解DFT设计流程（扫描链、ATPG），熟悉低功耗设计（UPF）、SerDes相关技术者优先。
加分项
有25G/100G/400G高速以太网IP集成经验，熟悉SerDes设计与验证。
具备车载以太网（100BASE-T1/1000BASE-T1）或工业以太网（EtherCAT、 Profinet）相关经验。
有FPGA原型验证、芯片量产测试及客户技术支持经验。
