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招贤纳士
职位名称
专业要求
招聘人数
学历
CV负责人
本科及以上学历，微电子、电子工程、集成电路、计算机科学与技术、自动化等相关专业，硕士学历优先，具备扎实的专业理论基础。 熟悉SOC芯片设计全流程，掌握数字电路、SOC芯片架构、FPGA设计、硬件仿真、Firmware调试等相关基础理论知识。
1人
本科及以上学历
负责SOC芯片全生命周期Chip Validation工作，核心聚焦FPGA原型验证、硬件仿真（Emulation）、Firmware协同验证三大模块，制定科学合理的验证策略、验证计划及详细测试用例，确保芯片功能、性能、兼容性、稳定性完全符合设计规格书要求。
主导FPGA原型验证平台的搭建、调试与维护，完成RTL代码到FPGA的综合、实现、布局布线及时序收敛，解决原型验证过程中的时序冲突、逻辑异常、硬件连接等各类问题，保障原型平台稳定可用。
负责硬件仿真（Emulation）环境搭建与优化，基于Zebu、Palladium、Veloce等主流仿真工具，开展大规模SOC芯片的仿真验证，开发仿真自动化脚本，优化仿真效率，缩短验证周期，提升验证覆盖率，定位并复现仿真过程中的逻辑缺陷。
协同Firmware开发团队，开展Firmware与硬件的协同验证工作，编写Firmware测试脚本，验证Firmware初始化流程、驱动程序、中断处理、外设控制、总线交互等核心功能，定位并分析Firmware与硬件交互过程中的异常问题，推动跨团队协同解决，保障软硬件协同适配。
参与芯片设计需求评审、RTL代码评审，从验证角度提出设计优化建议，协同前端设计、后端实现、Firmware、测试等团队，同步验证需求与约束，推动芯片设计与验证流程高效衔接，保障项目进度有序推进。
支持芯片流片后bring-up，硅验证工作，配合测试团队开展ATE测试、板级测试，定位硅后功能异常、性能不达标等问题，分析故障根因，输出故障分析报告，推动设计与Firmware迭代优化，助力芯片量产良率提升。
一、学历与专业
本科及以上学历，微电子、电子工程、集成电路、计算机科学与技术、自动化等相关专业，硕士学历优先，具备扎实的专业理论基础。
熟悉SOC芯片设计全流程，掌握数字电路、SOC芯片架构、FPGA设计、硬件仿真、Firmware调试等相关基础理论知识。
二、工作经验
5年以上资深/2年资浅SOC芯片Chip Validation相关工作经验，必须具备FPGA原型验证、Emulation仿真、Firmware协同验证中至少两项核心工作经验，有完整SOC芯片从验证到流片量产全流程经验者优先。
有复杂SOC芯片（如AI芯片、汽车电子芯片、服务器芯片、消费电子芯片）验证经验，熟悉芯片外设（UCIE、Ethernet、UART、SPI、I2C、PCIe、DDR等）及总线协议验证者优先。
三、专业技能
精通FPGA原型验证流程，熟练使用Xilinx Vivado等FPGA开发工具，能独立完成RTL代码综合、实现、时序收敛、下载调试，具备原型板故障排查与修复能力。
熟悉硬件仿真（Emulation）技术，熟练使用至少一种主流仿真工具（Zebu、Palladium、Veloce等），能独立搭建仿真环境、开发仿真脚本，优化仿真性能，解决仿真过程中的各类技术问题。
具备Firmware基础开发与调试能力，熟练掌握C/C++语言，能编写Firmware测试脚本，理解Firmware与硬件的交互原理，具备软硬件协同验证经验者优先。
具备较强的脚本开发能力，熟练使用Tcl、Perl、Python、Shell等至少一种脚本语言，能编写自动化验证脚本、仿真脚本或FPGA开发脚本，优化验证流程。
熟悉SOC芯片常用外设及总线协议（如PCIe、Ethernet、DDR、AXI、I2C、SPI等），能独立完成外设与总线的验证工作，了解相关协议规范。
四、软技能
具备良好的跨团队沟通与协作能力，能高效配合前端设计、后端实现、Firmware、测试等团队推进项目，具备清晰的表达能力与文档撰写能力。
具备较强的问题分析与解决能力，能独立定位并解决验证过程中的逻辑、时序、硬件及Firmware相关难题，具备严谨的逻辑思维与高度的责任心。
具备良好的英语读写能力，能熟练阅读英文技术文档、工具手册及行业标准。
加分项
有大规模SOC芯片、Chiplet架构、先进工艺（7nm/6nm/5nm及以下和国内12nm）芯片验证经验，或主导过FPGA原型验证平台搭建、Emulation仿真优化项目者优先。
熟悉特定领域芯片验证（如AI GPU芯片、服务器芯片、众核CPU芯片），具备信息安全相关验证经验者优先。
精通Synopsys VCS/Verdi、Cadence Xcelium等仿真工具的高级功能，能优化大规模SOC仿真性能，或有Emulation与FPGA原型联合验证经验者优先。
具备团队管理经验，能带领小团队推进验证项目，或具备丰富的技术分享、新人指导经验者优先（适用于资深/高级岗位）。
DFT工程师
本科及以上学历，微电子、电子工程、集成电路、计算机科学与技术等相关专业，硕士学历优先。 具备扎实的数字电路、微电子学基础，理解SOC/ASIC设计流程、半导体工艺及芯片架构相关知识
1人
本科及以上学历
负责SOC芯片及IP层级的可测性设计（DFT）架构规划、方案制定与落地实施，覆盖扫描链（Scan）、存储器内建自测试（MBIST）、边界扫描（Boundary Scan/JTAG）、逻辑自测试（LBIST）等核心模块，确保设计方案满足测试覆盖率、面积、功耗及时序要求。
完成DFT相关逻辑的设计、插入与集成，包括扫描单元插入、链整合、MBIST控制器设计、JTAG接口实现等，优化扫描链长度以平衡测试时间与面积开销，解决DFT与芯片功能、时序的冲突问题。
使用主流DFT EDA工具（Synopsys DFT Compiler、Mentor Tessent、TetraMAX等）完成测试向量（ATPG）生成、故障覆盖率分析与优化，确保芯片故障覆盖率达到项目目标，降低测试成本与测试时间。
负责DFT模式下的时序约束（SDC编写），协助后端设计团队完成DFT相关的时序收敛、物理验证（DRC/LVS）及功耗、压降（IR）分析，保障DFT电路的物理可实现性。
参与芯片全流程开发，协同前端设计、验证、后端实现及测试团队，同步DFT设计需求与约束，配合验证团队完成DFT逻辑的功能仿真与验证，解决仿真过程中的DFT相关问题。
支持芯片流片后测试，包括ATE测试向量调试、硅后故障诊断、测试良率分析，定位测试失败根因，优化测试方案与向量，助力芯片良率提升与量产落地。
跟踪行业先进DFT技术（如IEEE 1687、LBIST、MBISR等）及工具发展趋势，优化DFT设计流程，开发自动化脚本（Tcl/Perl/Python/Shell等），提升设计效率与设计质量，推动团队DFT技术升级。
撰写DFT设计方案、测试报告、技术文档及故障分析报告，规范DFT设计流程与文档管理，配合团队完成技术沉淀与知识分享。
一、学历与专业
本科及以上学历，微电子、电子工程、集成电路、计算机科学与技术等相关专业，硕士学历优先。
具备扎实的数字电路、微电子学基础，理解SOC/ASIC设计流程、半导体工艺及芯片架构相关知识。
二、工作经验
5年及以上资深/ 2年以上资浅SOC芯片DFT设计相关工作经验，有独立负责Full-Chip DFT开发、实现及流片量产经验者优先。
熟悉SOC芯片设计全流程，了解前端RTL设计、综合、静态时序分析（STA）、形式验证等相关环节，有DFT与低功耗设计（UPF）协同经验者优先。
三、专业技能
精通DFT核心理论与方法，熟练掌握Scan、MBIST、Boundary Scan（JTAG/IEEE 1149.1）、ATPG等设计流程，理解常见芯片故障模型（固定故障、桥接故障、延迟故障等）及测试原理。
熟悉特定领域总线协议（如AXI、JTAG、IJTAG）。
熟练使用至少一套主流DFT EDA工具，如Synopsys DFT Compiler/TetraMAX、Mentor Tessent等，能独立完成DFT插入、向量生成、覆盖率分析与优化。
熟练掌握Verilog硬件描述语言，能读写RTL代码并分析电路结构，了解SystemVerilog/VHDL者优先；具备DFT相关逻辑的RTL编写与调试能力。
具备脚本开发能力，熟练使用Tcl、Perl、Python、Shell、Makefile等至少一种脚本语言，能编写自动化脚本优化DFT设计与测试流程。
熟悉静态时序分析（STA）原理，能解读SDC时序约束文件，具备DFT模式下时序收敛的分析与优化能力，了解先进工艺节点（7nm及以下）DFT设计挑战者优先。
了解ATE测试机台操作与交互，能配合测试团队完成测试向量调试、硅后故障诊断及良率分析者优先。
四、软技能
具备良好的跨团队沟通与协作能力，能高效配合前端、后端、验证、测试等团队推进项目，具备清晰的表达能力与文档撰写能力。
具备较强的问题分析与解决能力，能独立定位并解决DFT设计、仿真、测试过程中的技术难题，具备严谨的逻辑思维与责任心。
具备良好的英语读写能力，能读懂英文技术文档、工具手册及行业标准。
对芯片技术有浓厚兴趣，具备持续学习能力，能快速跟进行业新技术、新工具，承受一定的项目压力，具备良好的工作主动性与执行力。
加分项
有大规模SOC芯片、Chiplet架构DFT设计经验，或先进工艺（7nm/6nm/5nm）流片及量产经验者优先。
精通LBIST、MBISR、SSN、ShareBUS等高级DFT技术者优先。
熟悉STIL语言、IJTAG（IEEE 1687）标准，或具备DFT诊断工具、良率管理工具使用经验，能独立完成硅后故障定位与良率提升者优先。
具备DFT流程自动化工具开发经验，或主导过DFT设计方法学优化、技术难题攻关项目者优先。
前端验证工程师
硕士及硕士以上，电子工程，通讯，计算机，微电子等专业
5人
硕士及以上学历
参与新一代AI芯片的验证
参与Al芯片验证策略制定，验证Testbench架构规划和实现，Testplan撰写和实现等
参与Al芯片block level，subsystem level，IP，soc level等多层级验证环境的开发、测试向量开发及调试，覆盖率收集等端到端的全流程交付
参与AI芯片后仿验证；参与AI芯片硅后验证；
参与AI芯片AI算子，工具链，编译器，model等开发编写
熟悉ASIC芯片验证流程，资深需要8年以上，资浅需要3年及以上芯片验证相关工作经验；
精通UVM验证方法学，熟悉SystemVerilog, Verilog，c/c++等设计验证语言;熟练使用VCS/NCSIM/Verdi等仿真工具debug
熟悉计算机系统结构；熟悉gpu/gpgpu/npu/riscV等处理器类核心计算逻辑
对神经网络硬件架构及核心使用场景有基本的理解和认识。
IC验证经验：且有NPU/GPGPU Core、Cache，CP、fabric、video、shader等任意一种方向验证经验；
SOC验证方向：HBM/DDR 或者 PCIe/UCIE/以太网、CPU、NOC、video 、SCP、Top SOC任意验证经验均可
熟悉脚本编程语言，Makefile，Perl或Python
前端验证工程师（资深）
硕士及硕士以上，电子工程，通讯，计算机，微电子等专业
5人
硕士及以上学历
参与新一代AI芯片的验证
参与Al芯片验证策略制定，验证Testbench架构规划和实现，Testplan撰写和实现等
参与Al芯片block level，subsystem level，IP，soc level等多层级验证环境的开发、测试向量开发及调试，覆盖率收集等端到端的全流程交付
参与AI芯片后仿验证；参与AI芯片硅后验证；
参与AI芯片AI算子，工具链，编译器，model等开发编写
熟悉ASIC芯片验证流程，资深需要8年以上，资浅需要3年及以上芯片验证相关工作经验；
精通UVM验证方法学，熟悉SystemVerilog, Verilog，c/c++等设计验证语言;熟练使用VCS/NCSIM/Verdi等仿真工具debug
熟悉计算机系统结构；熟悉gpu/gpgpu/npu/riscV等处理器类核心计算逻辑
对神经网络硬件架构及核心使用场景有基本的理解和认识。
IC验证经验：且有NPU/GPGPU Core、Cache，CP、fabric、video、shader等任意一种方向验证经验；
SOC验证方向：HBM/DDR 或者 PCIe/UCIE/以太网、CPU、NOC、video 、SCP、Top SOC任意验证经验均可
熟悉脚本编程语言，Makefile，Perl或Python
AI芯片架构工程师
本科及以上学历，计算机科学与技术、微电子学与固体电子学、电子信息工程、自动化、数学等相关专业
1
本科及以上
参与GPGPU核心架构及微架构设计，包括计算单元、存储层次、互联架构等核心模块的方案定义与优化
参与构建GPGPU架构性能模型，开展性能测试与分析，定位性能瓶颈并提供优化方案，达成设计规格目标。
展开软件，算法，芯片设计、验证、驱动开发等跨部门团队合作，开展软硬件协同设计，参与芯片功能与性能验证，协助解决架构层面的技术难题。
跟踪GPGPU领域前沿技术，调研行业竞品架构特点，开展技术预研与创新，输出调研与预研报告，支撑产品迭代升级。
沉淀架构设计经验与方法论，完善技术文档体系，指导初级工程师技术成长
具备扎实的计算机体系结构、数字集成电路设计、并行计算等相关专业知识，深刻理解GPGPU内核及SOC架构原理及SIMT执行模型，熟悉计算核心、存储层次、互联架构的设计要点。
专家5年以上经验，资深工程师3年以上GPGPU架构设计经验，具备完整的GPGPU芯片从架构设计到量产落地的项目经验，能独立主导复杂GPGPU架构设计与优化，有先进工艺芯片研发经验者优先
具备良好的沟通协调能力和团队协作精神，能高效对接跨部门团队，推动项目落地执行。
芯片架构建模工程师
计算机、微电子、电子工程等相关专业本科及以上学历
1人
本科及以上学历
负责GPGPU芯片的电子系统级（ESL）建模，包括UT,LT,CA模型开发，支持RTL验证及虚拟原型平台搭建。
构建基于SystemC/TLM/Gem5的仿真环境，AI core及SoC系统级建模，建立高效、可扩展的建模工具链及架构性能评估工具，支持软硬件协同开发。
通过模型仿真进行GPGPU架构探索，识别性能瓶颈（如吞吐量、延迟、带宽等），提出量化优化方案。配合芯片架构团队完成AI大模型的算力评估、任务调度机制优化及PPA（性能、功耗、面积）分析。
与芯片设计、验证及软件团队协同，校准模型与RTL实现的一致性，支持UVM验证和形式验证。协助编译编辑器及工具链开发，优化AI算子性能及算法部署效率。
跟踪业界前沿建模技术，推动建模方法和工具的持续创新。
专家5年以上经验，资深工程师3年以上数字电路设计/验证/建模经验，有完整GPGPU芯片流片经验者优先。
精通C++/SystemC/TLM/Gem5，熟悉Linux开发环境及脚本语言（Python/Perl/Shell）。
熟悉计算机体系结构，具备GPGPU/NPU等高性能芯片建模经验，熟悉Gem5、GPGPU-Sim, Verilator, PA等模拟器者优先
大模型算子工程师
本科及以上学历，计算机、电子、数学等相关专业；3 年以上 AI Infra 或算子开发经验（专家级/负责人岗位需 5 年以上，并有可量化的优化成果）
1人
本科及以上学历
核心算子研发： 负责大模型核心算子（Attention、GEMM、LayerNorm、MoE 等）的深度开发与优化，覆盖训练与推理全场景，极致提升吞吐量并降低显存占用。
高性能编程实践： 熟练运用 Triton、CuTile 或 CUDA C++ 进行高性能算子实现，针对 DeepSeek、Qwen 等主流大模型架构，进行定制化的性能调优与逻辑适配。
算子库架构设计： 参与 AI Infra 算子层架构设计，推动算子的标准化、模块化与工程化，提升在不同计算平台上的复用性与可维护性。
算法与框架协同： 与算法、框架团队紧密配合，将前沿算法逻辑高效转化为底层算子实现，解决模型规模化过程中的计算瓶颈与技术挑战。
前沿技术探索： 持续跟踪算子融合、自动调优（Auto-tuning）、低比特量化等前沿技术，并将其应用于生产环境，保持技术的领先性。
模型经验： 熟悉主流大模型架构（Transformer、MoE 等），具备 DeepSeek、Qwen 等模型的算子优化实战经验，理解算子执行逻辑与模型性能的深度绑定关系。
技术栈精通： * 精通 Triton 编程，能够利用其 DSL 快速实现高性能并行算子。
或精通 CUDA C++ 开发，熟悉 CuTile、Cutlass 或 CuDNN 等库，对分块（Tiling）、流水线（Pipelining）和并行策略有深刻理解。
架构认知： 深刻理解 GPU 架构（计算单元、存储层次、指令集），具备独立定位与排查计算瓶颈（Memory-bound vs. Compute-bound）的能力。
工程素养： 具备良好的代码规范与工程化能力，熟悉计算图优化、算子融合等编译阶段优化技术。
加分项：
有 DeepSeek、Qwen 等大规模集群优化经验，能提供明确的加速比或显存节省数据。
熟悉 MLIR、TVM 等编译器优化工具，有算子自动生成或编译优化经验。
在 FlashAttention、vLLM、DeepSpeed 等知名开源项目中有高质量贡献者。
具备跨平台算子开发经验，擅长通过抽象层实现不同计算后端的高效适配。
系统软件工程师
计算机、电子工程、微电子或相关专业本科及以上学历
1人
本科及以上学历
IP 驱动集成与优化： 负责 AI 芯片内各类核心 IP（如 NPU 计算核、NoC、内存控制器、DMA、时钟管理等）的驱动编写、调试及性能优化。
固件与 Runtime 架构设计： 主导芯片侧固件（Firmware）以及 Runtime 系统的整体架构设计与开发，实现高效的任务调度、内存管理和多硬件加速器协同。
全栈软件开发： 负责从 Host 侧（Linux Kernel）到 Device 侧（Bare-metal/RTOS）的通信机制设计（如 PCIe 通信、Command Queue、中断处理等）。
性能分析与调优： 针对主流 AI 模型在芯片上的执行路径，进行全链路性能分析，解决系统软件层面的瓶颈问题。
软硬件协同设计： 参与下一代芯片架构的定义，从软件视角提供硬件 IP 的功能与接口建议。
年限：架构师/专家5年以上经验，资深工程师3年
核心技术能力：
深度硬件理解： 熟悉 AI 芯片常见 IP 架构，对加速器架构（NPU/TPU）、内存体系（HBM/LPDDR）、互联总线（PCIe/NoC）有实战经验。
OS/内核功底： 精通 Linux 内核驱动架构，具备丰富的 KMD (Kernel Mode Driver) 开发经验，熟悉内核同步机制、内存分配、中断处理及 DMA。
用户态驱动经验： 熟悉 UMD (User Mode Driver) 架构，有类似 CUDA/ROCm 或 OpenCL 驱动开发经验者优先；理解用户态内存管理与指令提交机制。
编程功底： 精通 C/C++，具备优秀的底层代码编写和优化能力，熟悉汇编语言及常用调试工具（GDB, JTAG, Trace32）。
系统工程能力： 能够从 Host 驱动侧到芯片系统侧进行全栈思考，深刻理解计算图执行过程中的指令流、数据流以及软硬件同步机制。
加分项
有成功量产过的 AI 芯片（训练或推理）全栈软件开发经验。
熟悉常见 AI 编译器（如 TVM, MLIR）与底层 Runtime 的对接。
在开源社区（Linux Kernel, LLVM 等）有贡献记录。
