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职位名称
专业要求
招聘人数
学历
前端设计工程师（NPU设计方向）（资深）
精通GPU微架构：SIMT执行、分支与屏蔽机制、内存一致性与缓存层级、原子与同步原语
1人
硕士及以上学历
负责核心微架构设计：前端发射、SIMT调度、张量运算管线、寄存器与共享存储、L2与一致性、存储接口与并发能力。
负责 NPU 处理器 IP 的设计开发，包括编写设计文档和 RTL开发
面向推理与训练两类瓶颈优化：
推理小batch与短序列：降低调度与同步开销，提升KV访问合并与缓存命中
训练与长上下文：提升存储带宽利用率与预取效率，降低访存停顿
定义可观测性能力：硬件计数器、事件时间线、带宽与占用率统计接口，为性能分析与调优提供依据。
输出微架构设计规格与约束：时序目标、面积与功耗预算、关键单元PPA权衡建议。
SoC级IP 集成、配合验证人员完成验证以及 FPGA的调试工作
熟悉RTL实现与验证协作方式：可实现性评估、接口定义、可测性与可调试性设计。
电子/微电子/计算机等专业硕士以上学位，专家8年以上芯片设计经验，资浅3年以上芯片设计经验
加分项
具备张量内核或矩阵阵列微架构经验，理解FP8及更低比特路径的缩放与累加策略。
熟悉多芯片互联域的拓扑与规约算法，以及硬件加速点的设计空间。
交付物与验收口径
微架构规格文档：关键数据通路、资源约束、调度模型、计数器与调试接口定义。
关键算子目标与达成路径：GEMM、Attention、MoE三类代表性形状的效率目标与实现策略。
性能签核报告：与建模和仿真结果一致的端到端收益说明与风险项清单。
多款以上量产 GPGPU/NPU IP 核主导设计经历（16nm 及以下节点）；
精通 Compute Cluster 设计，熟悉 SIMT/Vector/Tensor 混合计算架构。
前端设计工程师（NOC总线设计方向）（资深）
计算机和微电子、集成电路等相关专业硕士及以上学历，专家8年以上芯片设计经验
1人
硕士及以上学历
参与NoC系统(一致性NoC及非一致性NoC)需求分析及Spec定义
负责NoC系统微架构定义及设计方案，并完成RTL交付，完成Lint/CDC等质量检查
负责NoC系统PPA及时序分析和优化
配合上下游完成芯片验证、后端迭代、底软调试、回片测试等工作
熟悉RISC-V体系结构，熟悉AMBA总线及常见NoC IP Spec
参与过SoC AMBA总线、一致性NoC、非一致性NoC中的一项或多项设计工作
熟悉SoC芯片设计流程，并有参与流片的经验
熟练掌握Lint、CDC、RDC、SDC、UPF等流程及工具使用
具有复杂大芯片设计经验者优先，具有手机或车载等边缘/端侧芯片设计经验者优先
良好的口头和书面表达能力，包括英文读写能力，良好的沟通能力，团队合作意识强
前端设计工程师（Memory集成方向）（资深）
电子/计算机/通信等相关专业，本科以上学历。 专家8年以上芯片设计经验，memory领域经验加分
1人
本科及以上学历
熟悉内存协议，包括HBM/LPDDR/GDDR/3D memory; 拥有HBM/LPDDR/GDDR集成、bring up经验；
熟悉SoC全流程设计；
熟悉芯片封装技术；
负责SOC中存储子系统或TOP的方案设计和集成交付，开发关联IP，
并负责子系统的PPA评估及优化；
对验证有充分理解，同验证紧密合作，保证交付质量和精度。
深度支持EDA/SV验证，实现/DFT/后端网表调优，以及回片测试，护航芯片的全生命周期
熟悉芯片设计流程，有流片经验，参与过物理实现工作。
具备DDR/HBM/LPDDR等相关经验优先，有自主开发DDR 控制器经验优先。
具有以下一个或多个领域的设计经验：数据一致性协议，数据稳定性，复杂协议处理；
参与过内存性能分析及测试是一个加分项；
具备良好的沟通及协同工作能力
前端设计工程师（SOC系统控制方向）（资深）
精通Verilog、SystemVerilog等语言，有mcu直接设计经验为佳；参与设计的芯片必须有过量产
1人
本科及以上学历
参与SCP子系统架构的制定，并撰写设计文档；
负责模块级RTL设计和验证；
负责数字设计中的Lint，综合和形式验证等基本流程，并配合流程工程师做好相关设计的时序收敛工作；
参与FPGA平台验证和芯片功能测试；
配合后端部门、产品测试部门完成流片和量产等工作
精通RISC-V 或者ARM Contex-M0或者M3等相关MCU核和外设
熟练掌握主流仿真工具；精通综合/形式验证/语法检查等主流EDA工具中的一种或几种，熟悉Perl、Tcl、Python中至少一种脚本语言；
具备良好的沟通协调能力和团队合作精神，有较强的责任心和进取心，具有很强的独立工作能力及动手能力；
本科以上学历，硕士优先，微电子、通信等电子相关专业：资深需要8年以上，资浅需要3年及以上芯片设计相关工作经验；
熟悉SoC Pad、Clock/Reset、Boot-up、Debug等方面的设计；熟悉AXI等总线标准，有CPU/Fabric等IP配置方面的经验；
熟悉SOC low-pwer设计，熟悉芯片电源方案、Sequence、UPF等方面的优先，熟悉CPU体系结构
前端设计工程师（以太网子系统）（资深）
微电子、电子工程、通信工程、计算机相关专业，本科及以上学历，硕士优先。资深需要8年以上
1人
本科及以上学历
负责SoC芯片中以太网子系统（MAC/PHY/PCS/PMA/SerDes等）架构设计、IP选型评估、第三方/自研IP配置与集成，编写IP集成规范。
编写以太网子系统顶层RTL代码，完成IP实例化、信号连接、时钟/复位架构设计，处理跨时钟域（CDC）问题，遵循公司编码规范。
负责以太网子系统时序约束（SDC）编写、逻辑综合与静态时序分析 ，优化时序与功耗，确保PPA达标，解决时序违例问题。
配合DFT团队完成以太网子系统可测性设计（扫描链、BIST），协助验证团队开展仿真、FPGA原型验证，定位调试设计缺陷。
参与芯片流片后验证、量产测试，解决以太网相关良率问题，支持客户应用集成，提供技术指导。
编写并维护相关技术文档，包括子系统设计文档、IP集成手册、测试报告、用户指南等，沉淀技术经验。
有以太网IP集成、SoC设计经验者优先，有成功流片经验者加分。
具备良好的跨团队协作能力、问题排查能力和技术文档编写能力，责任心强，能高效推进项目。
精通IEEE 802.3以太网标准（100M/1G/10G/25G及以上），熟悉MAC/PHY/PCS/PMA协议，了解以太网高级特性（VLAN、QoS、PTP等），掌握TCP/IP协议基础
前端验证负责人
计算机、电子、半导体相关专业硕士及以上学历，10年及以上芯片验证领域工作经验，有实际流片经验者优先
1人
硕士及以上学历
制定和执行芯片验证计划，包括制定验证策略和方法。
领导验证团队，包括招聘、培训和指导团队成员。
与设计团队合作，确保验证需求与设计规格一致。
管理验证流程，包括制定时间表、监控进度和解决技术问题。
审核和优化验证环境，确保其高效性和准确性。
与项目管理团队合作，确保项目按时完成并符合预算。
跟踪行业趋势和技术发展，不断改进验证流程和方法
熟悉 GPGPU、NPU芯片架构、验证流程及规范；
熟悉UVM等验证方法学，有搭建过仿真平台、测试点分解、代码/功能覆盖率分析的经验，熟悉芯片设计和验证流程，包括但不限于仿真、形式验证和硬件加速验证。
熟悉 AI 芯片体系结构，有算子开发及功能优化经验，具备出色的问题解决能力和分析能力。
熟练掌握 System verilog/UVM，熟悉 Python/脚本语言、Makfile;
良好的沟通能力，快速学习以及团队合作能力。
后端工程师
本科及以上学历，微电子、电子工程、集成电路、半导体等相关专业，硕士学历优先，具备扎实的专业理论基础。 熟悉SOC芯片设计全流程，掌握数字电路、半导体工艺、芯片物理设计、时序分析、低功耗设计等相关基础理论知识。
2人
本科及以上学历
负责SOC芯片后端设计全流程工作，涵盖综合后优化（Post-Synthesis Optimization）、布局规划（Floorplan）、时钟树综合（Clock Tree Synthesis, CTS）、布局布线（Placement & Routing）、物理优化（Physical Optimization）及时序收敛（Timing Closure），确保设计满足时序、面积、功耗及物理规则要求。
主导芯片物理设计方案制定，结合芯片规格、工艺节点特性，规划布局策略、时钟树架构、电源分布网络（Power Distribution Network, PDN），优化布局布线质量，解决后端设计过程中的时序冲突、物理拥挤、功耗过高、压降（IR Drop）等核心问题。
负责后端设计相关工具的操作与优化，熟练使用Synopsys Innovus/IC Compiler II、Primetime、Cadence Virtuoso等主流后端工具，开展物理设计实现、时序分析、物理验证等工作，编写自动化脚本（Tcl/Perl/Python等），提升设计效率与设计质量。
协同前端设计、DFT、验证、版图、工艺工程师，同步后端设计需求与约束，配合前端完成RTL代码优化、时序约束（SDC）梳理，配合DFT工程师完成DFT逻辑集成与物理实现，配合验证团队完成后端设计相关的功能与时序验证。
负责芯片物理验证工作，包括设计规则检查（DRC）、版图与原理图一致性检查（LVS）、电气规则检查（ERC）、天线效应检查（Antenna Check）等，确保版图设计符合工艺规范，解决物理验证过程中的各类违规问题。
参与低功耗设计实现，基于UPF（Unified Power Format）规范，完成电源域划分、Power Gating、Multi-Vt选型等低功耗方案的落地，优化芯片静态功耗（Leakage Power）与动态功耗（Dynamic Power），满足芯片功耗指标。
支持芯片流片相关工作，配合版图工程师完成版图最终检查、GDSII文件输出，协助工艺厂完成流片数据提交和签核，跟踪流片进度，参与流片后硅后分析，针对良率、时序、功耗相关问题，提出后端设计优化方案。
跟踪行业先进后端设计技术、工艺节点（如7nm/6nm/5nm及以下和国内12nm以下）发展趋势，优化后端设计流程，开展技术沉淀与知识分享，撰写后端设计方案、技术报告、流程文档，规范后端设计标准。
一、学历与专业
本科及以上学历，微电子、电子工程、集成电路、半导体等相关专业，硕士学历优先，具备扎实的专业理论基础。
熟悉SOC芯片设计全流程，掌握数字电路、半导体工艺、芯片物理设计、时序分析、低功耗设计等相关基础理论知识。
二、工作经验
5年及以上资深/2年资浅SOC芯片后端设计相关工作经验，具备完整的后端设计（从综合后优化到流片）全流程经验，有先进工艺节点（如7nm/6nm/5nm及以下和国内12nm及以下）后端设计经验者优先。
有复杂SOC芯片（如AI GPU芯片、汽车电子芯片、服务器芯片、消费电子芯片）后端设计经验，熟悉大规模芯片布局规划、时钟树综合及时序收敛者优先。
三、专业技能
精通SOC芯片后端设计全流程，熟练掌握综合后优化、布局规划、时钟树综合、布局布线、物理优化、时序收敛的核心方法与技巧，能独立完成后端设计全流程工作。
熟练使用至少一套主流后端设计工具，如Synopsys Innovus/IC Compiler II、PrimeTime（时序分析）、StarRC（寄生参数提取），或Cadence Virtuoso、Tempus等，能独立完成工具操作、参数设置及问题排查。
精通时序分析（STA）原理，能解读SDC时序约束文件，熟练分析setup/hold时序违规，具备时序收敛的优化能力，能解决复杂时序问题（如跨时钟域、时钟 skew 优化等）。
熟悉物理验证流程，能独立完成DRC、LVS、ERC、Antenna Check等验证工作，了解工艺规则（DRC Rules），能快速定位并解决物理验证违规问题。
具备低功耗设计经验，熟悉UPF规范，掌握Power Gating、Multi-Vt选型、Clock Gating等低功耗设计方法，能完成低功耗方案的后端实现与优化。
具备脚本开发能力，熟练使用Tcl、Perl、Python等至少一种脚本语言，能编写自动化脚本（如布局布线自动化、时序检查自动化），优化后端设计流程。
了解半导体工艺原理，熟悉至少一种工艺节点（如28nm/14nm/7nm）的工艺特性，能结合工艺要求开展后端设计优化，有先进工艺（7nm/5nm）后端设计经验者优先。
熟悉DFT后端实现流程，能配合DFT工程师完成扫描链、MBIST等DFT逻辑的物理集成与时序优化者优先。
四、软技能
具备良好的跨团队沟通与协作能力，能高效配合前端、DFT、验证、版图、工艺等团队推进项目，具备清晰的表达能力与文档撰写能力。
具备较强的问题分析与解决能力，能独立定位并解决后端设计过程中的时序、物理、功耗等各类技术难题，具备严谨的逻辑思维与高度的责任心。
具备良好的英语读写能力，能熟练阅读英文技术文档、工具手册及工艺规则者优先。
加分项
有先进工艺节点（如7nm/6nm/5nm及以下和国内12nm以下）SOC芯片后端设计经验，或大规模SOC芯片、Chiplet架构后端设计经验者优先。
精通低功耗设计深度优化，有CPU、AI芯片低功耗后端设计经验者优先。
具备后端设计流程自动化工具开发经验，或主导过后端设计方法学优化、时序/功耗/面积（PPA）优化项目者优先。
熟悉Chiplet互连技术（如UCIe）、3D IC后端设计流程，或具备高带宽存储器（HBM）、PCIe等高速接口后端设计经验者优先。
具备流片后良率分析、硅后时序/功耗优化经验，能结合硅后数据优化后端设计方案，提升芯片良率者优先。
具备团队管理经验，能带领小团队推进后端设计项目，或具备丰富的技术分享、新人指导经验者优先（适用于资深/高级岗位）。
中端工程师
硕士学位及以上，微电子/电子/计算机等相关专业毕业，10年以上相关工作经验；
1人
硕士及以上学历
负责SOC芯片从RTL到NETLIST的全流程实现工作：包含SDC编写、Synthesis、Formal、CLP、Power分析、约束及网表质量检查等；
与设计/DFT/后端团队紧密协作，优化芯片设计及实现方案，达到项目PPA目标；
参与综合相关流程开发和完善，开发自动化脚本（Tcl/Python/perl等），提升综合流程效率及质量；
负责工艺评估及导入，并持续挖掘探索工艺PPA收益红利；
负责芯片memory选型，signoff标准制定、STA策略制定、定制化策略的开发及落地
熟悉SDC和各种timing check，成为流片前的timing把关人
硕士学位及以上，微电子/电子/计算机等相关专业毕业，10年以上相关工作经验；
要求至少5年综合相关经验，有成功做过复杂芯片项目、熟悉低功耗设计技术和策略优 先，有TOP综合经验优先；
具备熟练的脚本技能（例如TCL，Perl，Python等) ;
熟练使用DC/PT/Formality/LEC/Tempus等EDA工具，掌握逻辑综合和STA的方法学；
熟悉SoC DFT者优先；
良好的团队合作精神，认真负责的工作态度。
